ҚАДАМДА БӨЛІНДІНІҢ ҮШ РАЗРЯДЫН БІР МЕЗГІЛДЕ ҚҰРАСТЫРУҒА НЕГІЗДЕЛГЕН БҮТІН САНДЫ БӨЛГІШТІҢ АРХИТЕКТУРАСЫ

Бүтін санды бөлу операциясы цифрлық есептеу жүйелеріндегі ең ресурс сыйымды арифметикалық операциялардың бірі саналады. Дәстүрлі дәйекті бөлгіштер әр такт сайын бөліндінің бір разрядын қалыптастырады, сондықтан n-разрядты бөлу үшін n такт қажет. Бұл жұмыста бір тактілік цикл ішінде бөліндінің үш разрядын бір мезгілде қалыптастыруды қамтамасыз ететін дәйекті бүтін санды бөлгіштің архитектурасы ұсынылады. Әзірленген құрылғы бөлінгіш регистрін (БР), бөлгіштің еселіктерін қалыптастырғышты (БЕҚ), ішінара қалдықтар мен бөлінді разрядтарын қалыптастырғышты (ІҚБРҚ) және синхрондау блогын (СБ) қамтиды. Артық таңбалауды және бөлінді цифрын таңдау кестелерін пайдаланатын классикалық SRT-бөлгіштерден айырмашылығы, ұсынылған архитектура жартылай қалдықты бөлгіштің алдын ала есептелген еселіктерімен (B–7B) тікелей салыстырады, бұл санау жүйесінің негізі артқан сайын таңдау кестесінің көлемінің ұлғаюын болдырмайды. Архитектура Verilog HDL тілінде сипатталып, Vivado ортасында Xilinx Artix-7 ПЛИС-інде верификацияланды. 12 разрядты бөлінгіш пен 6 разрядты бөлгішке арналған прототип 158 LUT және 50 триггерден тұрады, 134,6 МГц максималды тактілік жиілікке жетеді және он тесттен тұратын кешен арқылы расталды; бөлу екі тактілік циклде орындалады. Архитектура жоғары жылдамдықты цифрлық есептеуіштер мен мамандандырылған процессорларда қолдануға арналған.

1. Wei, X., Yang, Y., Chen, J. A Low-Latency Divider Design for Embedded Processors. Sensors, 22, 2471 (2022). https://doi.org/10.3390/s22072471

2. Mehta, B., Talukdar, J., Gajjar, S. High speed SRT divider for intelligent embedded system. In Proc. 2017 Int. Conf. on Soft Computing and its Engineering Applications (icSoftComp) (Changa, India, 2017), pp. 1–5. https://doi.org/10.1109/ICSOFTCOMP.2017.8280077

3. Patankar, U.S., Flores, M.E., Koel, A. Division Algorithms—from Past to Present Chance to Improve Area Time and Complexity for Digital Applications. In Proceedings of the 2020 IEEE Latin America Electron Devices Conference (LAEDC) (San Jose, Costa Rica, 2020), pp. 1–4.

4. Angioli, M., Barbirotta, M., Cheikh, A., Mastrandrea, A., Menichelli, F., Jamili, S., Olivieri, M. Design, Implementation and Evaluation of a New Variable Latency Integer Division Scheme. IEEE Transactions on Computers, 73 (7), 1767–1779 (2024). https://doi.org/10.1109/TC.2024.3386060

5. Murillo, R., Villalba-Moreno, J., Del Barrio, A., Botella, G. Digit-Recurrence Posit Division. arXiv (2025). https://doi.org/10.48550/arXiv.2511.02494

6. Nannarelli, A., Lang, T. Low-Power Division: Comparison among Implementations of Radix 4, 8 and 16. In Proceedings of the 14th IEEE Symposium on Computer Arithmetic (Adelaide, Australia, 1999), pp. 149–156.

7. Nikmehr, H., Phillips, B., Lim, C.C. A Fast Radix-4 Floating-Point Divider with Quotient Digit Selection by Comparison Multiples. The Computer Journal, 50 (1), 81–92 (2007). https://doi.org/10.1093/comjnl/bxl048

8. Zhou, X., Shen, R., He, P., Gao, H. Optimization and Implementation of SRT-16 Floating-Point Divider Based on FPGA. In Proceedings of the 5th International Seminar on Artificial Intelligence, Networking and Information Technology (AINIT) (2024), pp. 2019–2023.

9. Baesler, M., Voigt, S.O. Analysis of Fast Radix-10 Digit Recurrence Algorithms for Fixed-Point and Floating-Point Dividers on FPGAs. International Journal of Reconfigurable Computing, 453173 (2013). https://doi.org/10.1155/2013/453173

10. Zhexebay, D., Mamanova, S., Karibayev, B., et al. Pipelined Divider with Precomputed Multiples of Divisor. Electronics, 15 (1), 110 (2026). https://doi.org/10.3390/electronics15010110

11. Temel, M. Formal Verification of Booth Radix-8 and Radix-16 Multipliers. In Proc. 2024 Design, Automation & Test in Europe Conf. & Exhibition (DATE) (IEEE, 2024).

12. Kornerup, P. Digit selection for SRT division and square root. IEEE Transactions on Computers, 54 (3), 294–303 (2005). https://doi.org/10.1109/TC.2005.52

13. Amin, A., Shinwari, W. High-Radix Multiplier-Dividers: Theory, Design, and Hardware. IEEE Transactions on Computers, 59 (7), 1009–1022 (2010). https://doi.org/10.1109/TC.2010.78

14. Oberman, S.F., Flynn, M.J. Division algorithms and implementations. IEEE Transactions on Computers, 46 (8), 833–854 (1997). https://doi.org/10.1109/12.618254

15. Nannarelli, A. Digit Recurrence Division Algorithms and Implementations (Ph.D. thesis, University of Pisa, 1996).

16. Patankar, U.S., Koel, A. Review of basic classes of dividers based on division algorithm. IEEE Access, 9, 23035–23069 (2021). https://doi.org/10.1109/ACCESS.2021.3055735

17. Harris, D.L., Oberman, S.F., Horowitz, M.A. SRT Division Architectures and Implementations. In Proc. 13th IEEE Symp. on Computer Arithmetic (1997), pp. 18–25. https://doi.org/10.1109/ARITH.1997.614875

18. Anane, M., Bessalah, H., Issad, M., Anane, N., Salhi, H. Higher radix and redundancy factor for floating point SRT division. IEEE Transactions on VLSI Systems, 16 (6), 774–779 (2008). https://doi.org/10.1109/TVLSI.2008.2001058

19. Montuschi, P., Nannarelli, A. Digital arithmetic: Division algorithms. In Encyclopedia of Computer Science and Technology (New York: Taylor & Francis, 2017), pp. 348–363.

20. Matthews, J., Zhang, Z., Chen, Z. Rethinking integer divider design for FPGA-based soft processors. In Proceedings of the 2019 IEEE 27th Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM) (San Diego, CA, USA, 2019), pp. 115–122.